如今，電子設(shè)備的靈敏度越來越高，這要求設(shè)備的抗干擾能力也越來越強(qiáng)。因此，在PCB設(shè)計(jì)中，如何提高PCB的抗干擾能力成為眾多工程師們關(guān)注的重點(diǎn)問題。下面是PCB工程師總結(jié)出來的，在PCB設(shè)計(jì)中降低噪聲與電磁干擾的方法：

1、能用低速芯片，就不要用高速芯片。

2、可用串一個電阻的辦法，降低控制電路速率。

3、使用滿足系統(tǒng)要求的最低頻率時鐘。

4、 時鐘產(chǎn)生器盡量近到用該時鐘的器件。

5、用地線將時鐘區(qū)圈起來，時鐘線盡量短。

6、印制電路板盡量使用45度折線，而不用90 折線，以減小高頻信號對外的發(fā)射與耦合。

7、印制板按頻率和電流開關(guān)特性分區(qū)，噪聲元件與非噪聲元件要隔遠(yuǎn)一些。

8、時鐘、總線、片選信號要遠(yuǎn)離I/O 線和接插件。

9、模擬電壓輸入線、參考電壓端要盡量遠(yuǎn)離數(shù)字電路信號線。

10、元件引腳盡量短，去耦電容引腳盡量短。

11、關(guān)鍵的線要盡量粗，并在兩邊加上保護(hù)地。高速線要短要直。

12、對噪聲敏感的線不要與大電流、高速開關(guān)線平行。

13、石英晶體下面以及對噪聲敏感的器件下面不要走線。

14、弱信號電路，低頻電路周圍不要形成電流環(huán)路。

15、信號都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小。

以上便是PCB工程師總結(jié)出來的，在PCB設(shè)計(jì)中降低噪聲與電磁干擾的一些方法，你都掌握了嗎？